目前的芯片制程工艺最先进的非Intel莫属，Intel在两三年前就已经实现了14nm FinFET 3D晶体管工艺，并且由于标准不同，即使台积电和三星量产了10nm制程，实际的效果可能仍然无法完全匹敌Intel的新一代14nm制程。然而这个情况也许会在几年之后发生逆转，因为IBM已经开发出了全新的5nm制程工艺，它将延续摩尔定律，采用全新的晶体管结构，克服量子效应带来的漏电现象，而这是普通3D晶体管无法做到的。
IBM和三星以及AMD的老伙伴Globalfoundries进行合作，他们开发了全新的硅基晶体管制作工艺，使得制程微缩的路线图从极限的7nm进一步下探到5nm水平。目前，芯片制程工艺发展到14nm，工艺研发难度越来越大，一直保持领先的Intel也不得不多次修改Tick-Tock战略，面对AMD Ryzen处理器的竞争，他们仍然推出了第四代14nm芯片，可见新工艺研发难度之大。
在科学家们此前的预测中，即使采用最新的极紫外光刻机（EUV）人们也只能制作出极限为7nm制程的芯片（目前的14nm芯片仍然是193nm浸入式光刻机），并且晶体管结构已经从普通的2D平面晶体管进化为3D晶体管（鳍式场效应管）。但是在7nm制程以下，鳍式场效应管同样无法很好地控制晶体管内的电子，而IBM通过采用全新的晶体管结构将制程拓展到5nm。
2D平面场效应管，FinFET和FinFET+（水平堆叠）
据VR箘了解，场效应管是现代处理器的基础，由源极、栅极和漏极组成，在2D平面晶体管技术中，源极和漏极分别位于栅极的两侧下方，相互之间并不导通，如果在栅极施加一个电压，源极和漏极之间就会暂时形成一个沟道，这样通过施加电压完成晶体管的通断。随着晶体管不断缩小，源极和漏极之间的距离也越来越近，栅极下方的氧化物绝缘层也越来越薄，电子很容易自动从源极漏过去，也就是所谓的“漏电”；同时栅极的接触面积也越来越小，导致其对电子通断的控制力减弱；FinFET通过改变晶体管结构增加接触面积，增强了栅极的控制能力，使得制程能够缩小到20nm以下。而最新的纳米线场效应管则再一次改变晶体管堆叠方式，使得制程可以再一次缩小而不会进一步降低栅极控制能力。
纳米线场效应管
当然，尽管新技术从原理上仍然是FinFET的延伸，但关键在于它实现了垂直方向的堆叠，如果说水平堆叠是FinFET技术的自然延伸，那么垂直堆叠就需要一些新技术突破才能够实现了。
FinFET
更先进的工艺能够到来更低的功耗和更高的性能功耗比，IBM认为该技术能够进一步推动物联网和其他数据密集型任务的进化。不过对于普通消费者而言，5nm技术意味着移动电子设备能够获得更加优秀的续航表现，我们的智能手机续航能力有望达到目前14nm技术设备的2~3倍。由于目前的智能手机续航能力已经令人基本满意，或许它更大的作用在于更低的发热量以及更长的持续高负载运行时间。
纳米线场效应管
VR箘认为最能受益于上面提到的两点的设备应该是二合一平板和VR一体机设备，由Core M处理器驱动的二合一平板在未来可以持续保持2GHz以上的运行频率，并将发热控制在合适的程度；而VR一体机也能够将续航由现在的2小时提升到6小时以上。在高性能领域，5nm制程也将发挥强大的威力，NVIDIA即将发售的“核弹”Tesla V100据称拥有211亿晶体管，核心面积跟Apple Watch表盘一样大（1080ti只有它的一半），然而5nm制程可以在指甲盖大小的区域集成300亿晶体管，Intel 14nm制程目前只能在指甲盖大小区域制作出core m级别的处理器。
当然，我们并不可能在最近两三年内看到实际的商品。事实上，10nm制程的高通骁龙835仍然只有小范围发货，而Intel即将发售的8代Core i系列处理器仍然使用了14nm制程（Intel 14nm制程相当于三星10nm制程，但如果继续缩小制程，两者在5nm节点都必须采用全新的工艺）。最早的7nm制程芯片有望在2018年正式登场，不过目前来看，显然采用全新的5nm 纳米线晶体管技术的产品更加令人期待。（参考Intel 22nm和32nm，台积电16nm和20nm之间的差距）
